這是一份關于3.5D先進封裝技術，特別是在HPC和AI加速器領域的全面介紹，涵蓋了技術原理、關鍵實現、市場應用和未來趨勢。

全面介紹3.5D先進封裝：HPC與AI加速器的異構集成技術與市場應用

核心摘要

在“后摩爾定律”時代，當晶體管微縮的收益遞減、成本劇增時，先進封裝技術成為了延續半導體產業發展的重要引擎。其中，3.5D先進封裝 作為一種關鍵的異構集成技術，通過在高性能計算和人工智能加速器中高效地整合不同工藝節點、不同功能的芯片，實現了系統級性能的飛躍，正成為驅動前沿科技發展的基石。

一、 什么是3.5D封裝？從2.5D到3D的演進

要理解3.5D，首先需要了解2.5D和3D封裝。

1. 2.5D封裝：

• 原理：多個芯片（如CPU、GPU、HBM）并排放置在一個硅中介層 上。中介層內部有高密度的硅通孔和布線，充當“超級PCB”，提供芯片間的高速互聯。

• 特點：芯片之間通過中介層通信，而不是直接通過PCB，縮短了互聯距離，提高了帶寬和能效。臺積電的CoWoS 和英特爾的EMIB 是典型代表。

2. 3D封裝：

• 原理：將芯片直接堆疊在另一顆芯片之上，通過硅通孔 進行垂直互聯。

• 特點：互聯密度最高，延遲最小，但設計和制造復雜度、散熱挑戰也最大。代表技術有臺積電的SoIC。

  3.5D封裝 - 一個概念性的定義：

• “3.5D”并非一個嚴格的官方術語，而是業界為了描述一種介于2.5D和3D之間、兼具兩者優點的混合集成結構。

• 核心思想：它不像3D那樣直接堆疊核心計算芯片，而是將多個核心計算芯片（如計算芯粒Chiplets）并排放在硅中介層上（2.5D結構），同時將高帶寬內存等芯片以更緊密的方式（如局部3D堆疊）集成在同一中介層上。

• 通俗理解：可以看作是在一個強大的2.5D地基上，進行了關鍵部位的3D“加蓋”或“嵌入”，實現了更優的性能、功耗和面積平衡。

二、 3.5D封裝的關鍵技術與實現

在HPC/AI領域，3.5D封裝的核心是實現邏輯芯片（CPU/GPU/ASIC） 與高帶寬內存 的極致集成。

1. 核心技術載體：臺積電CoWoS

臺積電的CoWoS 是3.5D封裝最典型的實現。其演進歷程清晰地展示了從2.5D到3.5D的路徑：

• CoWoS-S：最初的2.5D版本，使用無源硅中介層，在其上放置邏輯芯片和HBM。這是NVIDIA A100、V100等芯片采用的技術。

• CoWoS-R：使用RDL（再布線層） 中介層替代硅中介層，成本較低，適用于對互聯密度要求稍低的場景。

• CoWoS-L：這就是真正的“3.5D”封裝。

• 混合鍵合中介層：它結合了局部硅中介層 和LSI（局部硅互聯）芯片。

• 工作方式：多個計算芯粒并排在中介層上（2.5D結構），而芯粒與芯粒之間的超高速互聯是通過嵌入在中介層中的LSI芯片來實現的。這個LSI芯片就像一個高速交換網絡，提供了比傳統中介層布線更高效、帶寬更高的芯粒間連接。

• 優勢：實現了比傳統2.5D更高的互聯密度和帶寬，同時避免了整個計算芯片3D堆疊帶來的巨大散熱和設計挑戰。NVIDIA的H100和B200 GPU 就采用了CoWoS-L技術。

2. 核心組件：硅中介層與微凸塊

• 硅中介層：是3.5D封裝的“地基”。它由硅制成，可以利用成熟的半導體工藝制作出微米級別的TSV和超高密度布線，其線路密度遠高于傳統PCB。

• 微凸塊：用于連接芯片與中介層或中介層與封裝基板。其間距越小，互聯密度越高。3.5D封裝要求極小的凸塊間距（例如25μm以下）。

3. 關鍵驅動力：高帶寬內存

• HBM本身也是通過3D堆疊（3D封裝）技術將多個DRAM芯片堆疊在一起。

• 在3.5D結構中，HBM堆棧通過微凸塊與硅中介層連接，與旁邊的計算GPU/CPU實現超短距離、超高帶寬的通信。這正是滿足AI大模型海量數據吞吐需求的關鍵。

三、 市場應用情況

3.5D先進封裝幾乎成為了頂級HPC和AI加速器的“標配”。

1. NVIDIA：

• Hopper架構（H100） 和 Blackwell架構（B200）：均采用臺積電CoWoS-L技術。將多個GPU芯粒和HBM3/3E集成在一起，實現了前所未有的芯粒間互聯帶寬（如B200的10TB/s），以支撐萬億參數大模型的訓練和推理。

2. AMD：

• Instinct MI300系列：是異構集成的典范。MI300A將CPU芯粒（Zen 4）、GPU芯粒（CDNA 3）和HBM3全部集成在一個CoWoS平臺上。MI300X則專注于加速計算，集成了多個GPU芯粒和高達192GB的HBM3。這同樣是3.5D集成的典型應用。

3. Intel：

• Ponte Vecchio GPU：采用了英特爾自家的EMIB（2.5D） 和 Foveros（3D） 技術進行混合集成，其復雜結構也符合3.5D的概念。它通過EMIB連接多個計算芯片，并通過Foveros進行3D堆疊，實現了47個芯片單元的異構集成。

4. 云端巨頭自研芯片：

• Google的TPU、Amazon AWS的Inferentia和Trainium等雖然具體封裝細節未完全公開，但為了達到頂尖性能，都必然采用了類似的2.5D/3.5D先進封裝技術來集成大量計算核心和HBM。

四、 推動3.5D封裝發展的驅動因素

1. “內存墻”：傳統架構中，計算單元與內存之間的數據帶寬成為性能瓶頸。3.5D封裝將HBM與計算單元緊鄰放置，極大緩解了此問題。

2. “功耗墻”：長距離數據傳輸功耗巨大。3.5D的短距離互聯顯著降低了IO功耗，使更多功率可用于實際計算。

3. “摩爾定律放緩”：單一巨型芯片（Monolithic Die）的制造成本和良率問題突出。3.5D允許使用多個更小、更高良率的“芯粒”來組合成一個大型系統，提升了經濟性。

4. 異構集成需求：AI工作負載需要不同架構的處理器（CPU、GPU、FPGA、專用加速器）和內存協同工作。3.5D提供了理想的異構集成平臺。

5. 系統性能與小型化：在有限的物理空間內集成更多功能，實現更高的系統級性能。

五、 挑戰與未來趨勢

挑戰

• 高昂的成本：硅中介層和先進封裝工藝非常昂貴，是頂級芯片才負擔得起的技術。

• 設計與測試復雜度：需要芯片、封裝和系統協同設計，帶來了巨大的EDA工具和方法論挑戰。

• 熱管理：高功率密度芯片集中在一起，產生巨大熱量，需要創新的散熱解決方案（如均熱板、液冷）。

• 供應鏈與標準：需要建立成熟的芯粒生態和互聯標準（如UCIe），以實現不同廠商芯粒的混搭。

未來趨勢

1. UCIe標準與“Chiplet化”：通用芯粒互聯標準UCIe 的推出，將加速不同廠商芯粒的集成。未來的3.5D封裝可能集成來自臺積電、英特爾、三星甚至第三方IP供應商的芯粒。

2. 光刻技術的結合：隨著CoWoS等中介層尺寸接近光罩極限，未來可能出現“拼接”技術，制造出比光罩尺寸更大的中介層，以支持更龐大的系統。

3. 材料與工藝創新：玻璃中介層、更細的凸塊間距、直接銅-銅混合鍵合等新技術將進一步提升互聯性能和能效。

4. 與3D封裝的融合：未來的系統級封裝可能會看到更多的3.5D基礎結構，并在其上進行核心計算芯片的3D堆疊，形成更復雜的“3D+2.5D”或“3D+3.5D”架構。

結論

3.5D先進封裝已不再是一項可選的技術，而是驅動HPC和AI時代繼續前行的核心使能技術。它通過巧妙的異構集成，成功突破了單芯片的性能、功耗和成本瓶頸，為構建更強大、更高效的計算系統提供了現實路徑。隨著UCIe等生態標準的成熟和制造工藝的進步，3.5D封裝將繼續演進，成為未來算力基礎設施的基石。

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